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4109LS–8051–02/08
AT8xC51SND1C
7.4.5
Flash Memory
7.4.5.1
Definition of symbols
Table 41. Flash Memory Timing Symbol Definitions
7.4.5.2
Timings
Table 42. Flash Memory AC Timing
VDD = 2.7 to 3.3 V, TA = -40 to +85°C
7.4.5.3
Waveforms
Figure 7-23. FLASH Memory - ISP Waveforms
Note:
1. ISP must be driven through a pull-down resistor (see Section “In System Programming”,
page 23).
Figure 7-24. FLASH Memory - Internal Busy Waveforms
Signals
Conditions
S
ISP
L
Low
R
RST
V
Valid
B
FBUSY flag
X
No Longer Valid
Symbol
Parameter
Min
Typ
Max
Unit
T
SVRL
Input ISP Valid to RST Edge
50
ns
T
RLSX
Input ISP Hold after RST Edge
50
ns
T
BHBL
FLASH Internal Busy (Programming) Time
10
ms
N
FCY
Number of Flash Write Cycles
100K
Cycle
T
FDR
Flash Data Retention Time
10
Years
RST
TSVRL
ISP(1)
TRLSX
FBUSY bit
TBHBL
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